모집 요강
주요 업무
- 고속 인터페이스 Link Layer 설계
- RTL 설계 및 합성
- FPGA 구현 및 검증
필요역량
- RTL Design
- Architecture Design
- Synthesis
- FPGA Implementation
우대사항
- 관련 전공자 우대
- 석/박사 학위 소지자 우대
- 경력자 우대
업무용 프로그램/언어/툴
- Verilog Simulation
- Cadence Xcelium, Synopsys Design/DFT Compiler, PrimeTime
요약
채용 정보 | |
---|---|
찾고 있는 업무 | 기타 |
채용 형태 | 신입/경력 |
채용 마감일 | 2022-11-15 |
연봉 정보 | 4000만원 ~ 10000만원 |
특이사항 |